FPGA layout on L138F ==================== Industrial IO board used is Rev C. Refer to September 2012 revision of schematic. FPGA is Spartan 6 Family XC6SLX16, CSG324 package ISE Settings: Simulator: Modelsim-SE Mixed Speed Grade: -2 Synthesis Tool: XST (VHDL/Verilog) Top-Level Source Type: HDL Unused IOB Pins: Float Voltages: Bank 0 and Bank 1 are set to 3.3V by the Industrial I/O board. Bank 2 is set to 3.3V Bank 3 is set to 1.8V VCCINT = 1.2V VCCAUX = 3.3V FPGA configured to float all its I/Os on power on Note that this implies that on the OMAP: OMAP Power Group A = 3.3V OMAP Power Group B = 3.3V OMAP Power Group C = 1.8V FPGA CONNECTIONS INDUSTRIAL IO REV C ==================================== FPGA Bank ModulePin Connection ------------------------------------------ U17 1 B1_47_P J702:20 U18 1 B1_47_N J702:19 T17 1 B1_45_P J702:22 T18 1 B1_45_N J702:21 P17 1 B1_43_P J702:24 P18 1 B1_43_N J702:23 N17 1 B1_41_P J702:26 N18 1 B1_41_N J702:25 M16 1 B1_39_P J702:28 M18 1 B1_39_N J702:27 L17 1 B1_37_P J702:34 L18 1 B1_37_N J702:33 K17 1 B1_35_P J702:32 K18 1 B1_35_N J702:31 J16 1 B1_33_P J702:30 J18 1 B1_33_N J702:29 H17 1 B1_31_P TS_DIN o_ts_din H18 1 B1_31_N TS_IRQ io_ts_PenIRQ_n G16 1 B1_29_P TS_PCLK o_ts_clk G18 1 B1_29_N TS_BUSY i_ts_busy F17 1 B1_27_P TS_DOUT i_ts_dout F18 1 B1_27_N TS CS# o_ts_cs_n E16 1 B1_25_P DISP CS# o_disp_cs_n E18 1 B1_25_N N/C D17 1 B1_23_P J702:36 D18 1 B1_23_N J702:35 C17 1 B1_21_P FPGA_CAN_TXD C18 1 B1_21_N FPGA_CAN_RXD M14 1 B1_48_P J701:4 N14 1 B1_48_N J701:3 N15 1 B1_46_P J701:6 i_cam_data<7> N16 1 B1_46_N J701:5 i_cam_data<6> L12 1 B1_44_P J701:8 i_cam_data<5> L13 1 B1_44_N J701:7 i_cam_data<4> K12 1 B1_42_P J701:10 i_cam_data<3> K13 1 B1_42_N J701:9 i_cam_data<2> L15 1 B1_40_P J701:12 i_cam_data<1> L16 1 B1_40_N J701:11 i_cam_data<0> K15 1 B1_38_P J701:14 i_cam_fv K16 1 B1_38_N J701:13 i_cam_lv J13 1 B1_36_P J702:4 o_pwm<0> K14 1 B1_36_N J702:3 H15 1 B1_34_P J702:6 H16 1 B1_34_N J702:5 H13 1 B1_32_P J702:8 H14 1 B1_32_N J702:7 o_diode<0> F15 1 B1_30_P J702:10 i_cam_data<9> F16 1 B1_30_N J702:9 i_cam_data<8> H12 1 B1_28_P J702:12 G13 1 B1_28_N J702:11 o_pwm<1> F14 1 B1_26_P J702:14 G14 1 B1_26_N J702:13 B16 0 B0_19_P J702:48 A16 0 B0_19_N J702:47 C15 0 B0_17_P J702:46 A15 0 B0_17_N J702:45 B14 0 B0_15_P J702:44 A14 0 B0_15_N J702:43 C13 0 B0_13_P J702:42 A13 0 B0_13_N J702:41 B12 0 B0_11_P J702:40 A12 0 B0_11_N J702:39 B11 0 B0_9_P DISP_CLKIN_P o_disp_clkin_p A11 0 B0_9_N DISP_CLKIN_N o_disp_clkin_n C10 0 B0_7_P DISP_A3_P o_disp_a3_p A10 0 B0_7_N DISP_A3_N o_disp_a3_n B9 0 B0_5_P DISP_A2_P o_disp_a2_p A9 0 B0_5_N DISP_A2_N o_disp_a2_n B8 0 B0_3_P DISP_A1_P o_disp_a1_p A8 0 B0_3_N DISP_A1_N o_disp_a1_n C7 0 B0_1_P DISP_A0_P o_disp_a0_p A7 0 B0_1_N DISP_A0_N o_disp_a0_n F13 0 B0_24_P J702:16 E13 0 B0_24_N J702:15 o_diode<1> D14 0 B0_22_P J702:18 C14 0 B0_22_N J702:17 i_cam_pclk F12 0 B0_20_P DVI_R4 o_dvi_data<15> E12 0 B0_20_N DVI_R3 o_dvi_data<14> D12 0 B0_18_P DVI_R2 o_dvi_data<13> C12 0 B0_18_N DVI_R1 o_dvi_data<12> F11 0 B0_16_P DVI_R0 o_dvi_data<11> E11 0 B0_16_N DVI_G5 o_dvi_data<10> D11 0 B0_14_P DVI_G4 o_dvi_data<9> C11 0 B0_14_N DVI_G3 o_dvi_data<8> E7 0 B0_12_P DVI_G2 o_dvi_data<7> E8 0 B0_12_N DVI_G1 o_dvi_data<6> D9 0 B0_10_P DVI_VSYNC o_dvi_vsync C9 0 B0_10_N DVI_HSYNC o_dvi_hsync D8 0 B0_8_P DVI_G0 o_dvi_data<5> C8 0 B0_8_N DVI_CLK o_dvi_clk D6 0 B0_6_P DVI_B4 o_dvi_data<4> C6 0 B0_6_N DVI_B3 o_dvi_data<3> B6 0 B0_4_P DVI_B2 o_dvi_data<2> A6 0 B0_4_N DVI_B1 o_dvi_data<1> C5 0 B0_2_P DVI_B0 o_dvi_data<0> A5 0 B0_2_N DVI_DE o_dvi_de CROSS MODULE FPGA CONNECTIONS (FPGA TO OMAP) ============================================ FPGA BANK MUX ---------------------------------------------------------------------- T8 2 i_ema_clk,i_pru0r30<5>,io_gp2<7>,o_pru0r31<5> U15 2 i_ema_cs0_n,io_gp2<0> M11 2 i_ema_cs2_n,io_gp3<15> V15 2 i_ema_cs3_n,io_gp3<14> P8 2 i_ema_cs4_n,io_gp3<13> T13 2 i_ema_cs5_n,io_gp3<12> V13 2 i_ema_oe_n,io_gp3<10> V16 2 io_ema_wait_n<0>,i_pru0r30<0>,io_gp3<8>,o_pru0r31<0> U16 2 io_ema_wait_n<1>,i_pru0r30<1>,io_gp2<1>,o_pru0r31<1> R13 2 io_ema_d<0>,io_gp4<8> T14 2 io_ema_d<1>,io_gp4<9> V14 2 io_ema_d<2>,io_gp4<10> U5 2 io_ema_d<3>,io_gp4<11> V5 2 io_ema_d<4>,io_gp4<12> R3 2 io_ema_d<5>,io_gp4<13> T3 2 io_ema_d<6>,io_gp4<14> R5 2 io_ema_d<7>,io_gp4<15> R8 2 io_ema_d<8>,io_gp3<0> T7 2 io_ema_d<9>,io_gp3<1> V8 2 io_ema_d<10>,io_gp3<2> P6 2 io_ema_d<11>,io_gp3<3> V7 2 io_ema_d<12>,io_gp3<4> U7 2 io_ema_d<13>,io_gp3<5> P7 2 io_ema_d<14>,io_gp3<6> T4 2 io_ema_d<15>,io_gp3<7> R11 2 i_ema_a<0>,io_gp5<0> T12 2 i_ema_a<1>,io_gp5<1> U11 2 i_ema_a<2>,io_gp5<2> T11 2 i_ema_a<3>,io_gp5<3> V11 2 i_ema_a<4>,io_gp5<4> R10 2 i_ema_a<5>,io_gp5<5> T9 2 i_ema_a<6>,io_gp5<6> U10 2 i_ema_a<7>,i_pru1r30<15>,io_gp5<7> V10 2 i_ema_a<8>,i_pru1r30<16>,io_gp5<8> N11 2 i_ema_a<9>,i_pru1r30<17>,io_gp5<9> P11 2 i_ema_a<10>,i_pru1r30<18>,io_gp5<10>,o_pru1r31<18> V9 2 i_ema_a<11>,i_pru1r30<19>,io_gp5<11>,o_pru1r31<19> T10 2 i_ema_a<12>,i_pru1r30<20>,io_gp5<12>,o_pru1r31<20> N10 2 i_ema_a<13>,i_pru0r30<21>,i_pru1r30<21>,io_gp5<13>,o_pru1r31<21> P12 2 i_ema_ba<0>,io_gp2<8> V12 2 i_ema_ba<1>,io_gp2<9> R7 2 i_ema_wen_dqm<0>,io_gp2<3> V6 2 i_ema_wen_dqm<1>,io_gp2<2> R15 2 i_ema_we_n,io_gp3<11> U8 2 i_ema_cas,i_pru0r30<2>,io_gp2<4>,o_pru0r31<2> U13 2 i_ema_ras,i_pru0r30<3>,io_gp2<5>,o_pru0r31<3> T6 2 i_ema_sdcke,i_pru0r30<4>,io_gp2<6>,o_pru0r31<4> T5 2 i_ema_a_rnw,io_gp3<9> N8 2 o_nmi_n K6 3 o_int<0>,i_pru0r30<30>,i_uhpi_hint,i_pru1r30<11>,io_gp6<12> F2 3 o_int<1>,i_pru0r30<31>,i_uhpi_hrdy,i_pru1r30<12>,io_gp6<13> F4 3 o_vp_clkin0,o_uhpi_hcs,i_pru1r30<10>,io_gp6<7>,o_upp_2xtxclk T1 3 i_pru0r30<25>,io_mmcsd1_dat<0>,io_upp_chb_clock,io_gp8<15>,o_pru1r31<27> T2 3 i_pru0r30<24>,i_mmcsd1_clk,io_upp_chb_start,io_gp8<14>,o_pru1r31<26> M3 3 i_pru0r30<23>,io_mmcsd1_cmd,io_upp_chb_enable,io_gp8<13>,o_pru1r31<25> P3 3 i_pru0r30<22>,i_pru1r30<8>,io_upp_chb_wait,io_gp8<12>,o_pru1r31<24> H7 3 i_pru0r30<29>,o_uhpi_hcntl0,io_upp_cha_clock,io_gp6<11> C1 3 i_pru0r30<28>,o_uhpi_hcntl1,io_upp_cha_start,io_gp6<10> H5 3 i_pru0r30<27>,o_uhpi_hhwil,io_upp_cha_enable,io_gp6<9> L5 3 i_pru0r30<26>,o_uhpi_hrw,io_upp_cha_wait,io_gp6<8>,o_pru1r31<17> G3 3 i_vp_dout<8>,io_lcd_d<8>,io_upp_xd<0>,io_gp7<0>,o_boot<0> N2 3 i_vp_dout<9>,io_lcd_d<9>,io_upp_xd<1>,io_gp7<1>,o_boot<1> N1 3 i_vp_dout<10>,io_lcd_d<10>,io_upp_xd<2>,io_gp7<2>,o_boot<2> H3 3 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H6 3 o_vp_din<10>,io_uhpi_hd<2>,io_upp_d<2>,i_pru0r30<10>,o_pru0r31<10> J6 3 o_vp_din<11>,io_uhpi_hd<3>,io_upp_d<3>,i_pru0r30<11>,o_pru0r31<11> L6 3 o_vp_din<12>,io_uhpi_hd<4>,io_upp_d<4>,i_pru0r30<12>,o_pru0r31<12> G6 3 o_vp_din<13>,o_vp_field,io_uhpi_hd<5>,io_upp_d<5>,i_pru0r30<13>,o_pru0r31<13> F6 3 o_vp_din<14>,o_vp_hsync,io_uhpi_hd<6>,io_upp_d<6>,i_pru0r30<14>,o_pru0r31<14> F5 3 o_vp_din<15>,o_vp_vsync,io_uhpi_hd<7>,io_upp_d<7>,i_pru0r30<15>,o_pru0r31<15> F1 3 o_vp_din<0>,io_uhpi_hd<8>,io_upp_d<8>,o_rmi_crs_dv,o_pru1r31<29> E4 3 o_vp_din<1>,io_uhpi_hd<9>,io_upp_d<9>,io_rmi_mhz_50_clk,o_pru0r31<23> D1 3 o_vp_din<2>,io_uhpi_hd<10>,io_upp_d<10>,o_rmi_rxer,o_pru0r31<24> E3 3 o_vp_din<3>,io_uhpi_hd<11>,io_upp_d<11>,o_rmi_rxd<0>,o_pru0r31<25> D2 3 o_vp_din<4>,io_uhpi_hd<12>,io_upp_d<12>,o_rmi_rxd<1>,o_pru0r31<26> M5 3 o_vp_din<5>,io_uhpi_hd<13>,io_upp_d<13>,i_rmi_txen,o_pru0r31<27> D3 3 o_vp_din<6>,io_uhpi_hd<14>,io_upp_d<14>,i_rmi_txd<0>,o_pru0r31<28> F3 3 o_vp_din<7>,io_uhpi_hd<15>,io_upp_d<15>,i_rmi_txd<1>,o_pru0r31<29> N4 3 io_mmcsd1_dat<5>,i_lcd_hsync,i_pru1r30<5>,io_gp8<9>,o_pru1r31<6> P4 3 io_mmcsd1_dat<4>,i_lcd_vsync,i_pru1r30<4>,io_gp8<8>,o_pru1r31<5> U2 3 io_mmcsd1_dat<6>,i_lcd_mclk,i_pru1r30<6>,io_gp8<10>,o_pru1r31<7> U1 3 io_mmcsd1_dat<7>,i_lcd_pclk,i_pru1r30<7>,io_gp8<11> J3 3 i_lcd_ac_enb_cs,io_gp6<0>,o_pru1r31<28> C2 3 o_vp_clkin1,o_uhpi_hds1,i_pru1r30<9>,io_gp6<6>,o_pru1r31<16> J7 3 clkout,o_uhpi_hds2,i_pru1r30<13>,io_gp6<14> N3 3 o_vp_clkin2,io_mmcsd1_dat<3>,i_pru1r30<3>,io_gp6<4>,o_pru1r31<4> K3 3 i_vp_clkout2,io_mmcsd1_dat<2>,i_pru1r30<2>,io_gp6<3>,o_pru1r31<3> L3 3 o_vp_clkin3,io_mmcsd1_dat<1>,i_pru1r30<1>,io_gp6<2>,o_pru1r31<2> K4 3 i_vp_clkout3,i_pru1r30<0>,io_gp6<1>,o_pru1r31<1>